• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    Es wrden ein Verfahren und ein System zum Auswerten der Geschwindigkeit einer Schaltung geliefert. Gemäß einem Ausführungsbeispiel umfaßt das Verfahren ein Bestimmen, während einer ersten Betriebsphase eines ersten Betriebszyklus, der Ausbreitungsgeschwindigkeit eines ersten Signals in einem ersten Signalausbreitungspfad und ein gleichzeitiges Hindern aller Signale daran, sich in einem zweiten Signalausbreitungspfad, der zu dem ersten Signalausbreitungspfad im wesentlichen parallel ist, auszubreiten. Das Verfahren umfaßt ferner ein Bestimmen, während einer zweiten Betriebsphase, die sich mit der ersten Betriebsphase abwechselt, der Ausbreitungsgeschwindigkeit eines zweiten Signals in dem zweiten Signalausbreitungspfad und ein gleichzeitiges Hindern aller Signale daran, sich in dem ersten Signalausbreitungspfad auszubereiten.
    公开号:DE102004011452A1
    申请号:DE200410011452
    申请日:2004-03-09
    公开日:2005-02-03
    发明作者:Eric S. Longmont Fetzer；Benjamin J. Ft. Collins Patella
    申请人:Hewlett Packard Development Co LP；
    IPC主号:G01R31-30
    专利说明:
    [0001] DieGeschwindigkeit Augabe einer digitalen Schaltungsanordnung hängt vonder Betriebsversorgungsspannung, der Betriebstemperatur und von Verarbeitungsauswirkungenab, die währendder Herstellung auftreten. Beispielsweise laufen digitale Schaltungenbei einer ansteigenden Versorgungsspannung schneller und bei einerabnehmenden Versorgungsspannung langsamer. Bei Systemen, bei denenes erforderlich ist, die Geschwindigkeit von digitalen Schaltungenzu messen, kann eine Verzögerungsleitungverwendet werden, da sie auf dasselbe Mikrochipsubstrat plaziertwerden kann wie die digitale Systemschaltungsanordnung. Somit wirdihre Geschwindigkeit durch denselben Prozeß, dieselbe Spannung und dieselbeTemperatur beeinflußtwie der Rest des digitalen Systems.
    [0002] EineVerwendung von Verzögerungsleitungenzum Messen der Geschwindigkeit einer digitalen Schaltungsanordnungist eine wichtige Komponente bei einem Leistungsverwaltungssystemmit variabler Spannung und variabler Frequenz. Die dynamische bzw.Schaltkomponente einer Verlustleistung bei digitalen SchaltungenbeträgtP = C·f·VDD^2.Wo P die dynamische Verlustleistung ist, ist C die parasitäre Lastder Schaltungsknoten, die Logikwerte schalten, ist f die Chipbetriebsfrequenzund VDD die Versorgungsspannung. Man beachte, daß diese Gleichung zeigt, daß die Verlustleistungproportional zu der quadrierten Versorgungsspannung ist. Bei einemDynamische-Leistung-Verwaltungssystem mißt eine Leistungsverwaltungssteuerungdie Verlustleistung der digitalen Schaltungsanordnung. Falls sieerfaßt,daß dasSystem ein gewisses Leistungsbudget übersteigt, verringert die Steuerungdie Systemversorgungsspannung VDD, um beträchtliche Leistungsersparnissezu erzielen (da VDD in der Gleichung der dynamischen Leistung einquadrierter Begriff ist). Da diese Verringerung der Versorgungsspannungjedoch bewirkt, daß dieSchaltungen des Systems langsamer laufen, muß die Chipbetriebsfrequenz ebenfallsverringert werden, so daß dasSystem seine Zeitgebungsfristen nicht verfehlt. Im einzelnen gibtes in dem digitalen System manche kritische Pfade, die bei der Nennbetriebsversorgungsspannung und-frequenz des Chips ihre Zeitgebungsfristen kaum einhalten. Beispielsweiseist eine Zeitgebungsfrist eine Ankunftszeit für ein logisches Ergebnis, das ineinem Taktungselement, z. B. ein DQ-Flip-Flop, zwischengespeichertwerden soll. Wenn die Leistungsverwaltungssteuerung die Versorgungsspannungverringert, verlangsamt sich dieser kritische Pfad, so daß das Ergebnisdes kritischen Pfades nicht schnell genug berechnet wird, um indem DQ-Flip-Flop zwischengespeichert zu werden. Dies kann die Berechnungendes gesamten digitalen Systems verfälschen. Durch ein Verringernder Betriebsfrequenz des Systems, d. h. Verlangsamen des Systemtaktes,werden die Fristen fürErgebnisse eines kritischen Pfades auf der Zeitlinie nach hintenverlegt. Obwohl der kritische Pfad langsamer ist, wird trotzdemdas korrekte Ergebnis zwischengespeichert.
    [0003] 1A stellt ein System 10 dar,das eine traditionelle Verzögerungsleitung 13 enthält, dieeine Kette von Invertern 14-1,..., 14-4 umfaßt. EinTestpulsgenerator 12 mit einem Startanschluß 101 ist durcheine Eingangsleitung 102 mit dem invertierenden Eingangsanschluß des erstenInverters 14-1 verbunden. Der Ausgangsanschluß des erstenInverters 14-1 ist durch eine Ausgangsleitung 103 mitdem invertierenden Eingangsanschluß des zweiten Inverters 14-2 verbunden.Der Ausgangsanschluß des zweitenInverters 14-2 ist wiederum durch eine Ausgangsleitung 104 mitdem invertierenden Eingangsanschluß des dritten Inverters 14-3 verbunden.Der Ausgangsanschluß desdritten Inverters 14-3 ist schließlich durch eine Ausgangsleitung 105 mitdem invertierenden Eingangsanschluß des letzten Inverters 14-4 verbunden.Die Inverter 14-1,..., 14-4 sind üblicherweise allemit einem üblichenMikrochip-VDD-Spannungsversorgungsbus 110 verbunden.Der Ausgangsanschluß desletzten Inverters 14-4 ist durch eine Ausgangsleitung 106 miteinem Geschwindigkeitsvergleichslogikmodul 15 gekoppelt. DasGeschwindigkeitsvergleichslogikmodul 15 ist mit einer zusätzlichenEingangsleitung, einer Auswertungsleitung 107 und zweiAusgangslogikleitungen, nämlicheiner langsamen Ausgangslogikleitung 108 und einer schnellenAusgangslogikleitung 109, gekoppelt.
    [0004] 1B ist ein Zeitgebungsdiagramm,das Signale zeigt, die bei einem traditionellen Betrieb der Verzögerungsleitung 13 auftreten.Die Verzögerungsleitung 13 wirdverwendet, um eine Schaltungsgeschwindigkeit (Signalausbreitungsgeschwindigkeit)zu messen, indem ein START-Signal an den Startanschluß 101 angelegtwird, was den Testpulsgenerator 12 veranlaßt, einenEIN-Puls 112 durch die Eingangsleitung 102 aufdie Verzögerungsleitung 13 durchden invertierenden Eingangsanschluß des ersten Inverters 14-1 zutreiben. Der EIN-Puls 112 setzt sich durch die Verzögerungsleitung 13 fort,wie durch Signale 113, 114 und 115 anjeweiligen Ausgangsleitungen 103, 104 und 105 gezeigtist, um auf der Ausgangsleitung 106 einen Ausgangspuls 116 zuliefern. Die Ankunftszeit des Ausgangspulses (AUS-Pulses) 116,der ansprechend auf den EIN-Puls 112 durch die Ausgangsleitung 106 geliefertwird, an dem Geschwindigkeitsvergleichslogikmodul 15, wird durchdas Geschwindigkeitsvergleichslogikmodul 15 relativ zuder Ankunft des AUSWERTEN-Signals 117 durch die Auswertungsleitung 107 gemessen.Wie in 1B gezeigt ist,bleiben die Ausgangslogiksignale SCHNELL 119 und LANGSAM 118 anjeweiligen Ausgangslogikleitungen schnell 109 und langsam 108 niedrig,wenn der AUS-Puls 116 zur selben Zeit wie das AUSWERTEN-Signal 117 ankommt.Wenn der AUS-Puls 116 nach dem AUSWERTEN-Signal 117 ankommt,wird das Ausgangslogiksignal LANGSAM 118 aktiviert, während, wennder AUS-Puls 116 vor dem AUSWERTEN-Signal 117 ankommt,das Ausgangslogiksignal SCHNELL 119 aktiviert wird.
    [0005] 1C ist ein Zeitgebungsdiagramm,das Signale zeigt, die unter Aliasing-Bedingungen in dem System 10 auftreten.Aliasing tritt auf, wenn eine VerzögerungsleitungsversorgungsspannungVDD auf dem Spannungsversorgungsbus 110 ausreichend niedrigist, d. h. die Verzögerungsleitung 13 ausreichendlangsam ist, so daß zwei(oder mehr) Perioden des AUSWERTEN-Signals 127 verstreichen,bis ein Verzögerungsleitung-AUS-Puls 126 andem Geschwindigkeitsvergleichslogikmodul 15 ankommt. Diesbewirkt einen falschen Geschwindigkeitsvergleich, wie in 1C veranschaulicht ist,bei dem die erste ansteigende Flanke des EIN-Pulses 122 eine Verzögerungsleitungsauswertungeinleitet, d. h. ein Testpuls beginnt sich durch die Verzögerungsleitung 13 auszubreiten.Bei der ersten ansteigenden Flanke des AUS-WERTEN-Signals 127 hat derAUS-Puls 126 das Geschwindigkeitsvergleichslogikmodul 15 nochnicht erreicht, was bewirkt, daß einLANGSAM-Ausgang-Logiksignal 128 aktiviert wird. Dies ist daskorrekte Ergebnis. Jedoch kommt der AUS-Puls 126 schließlich direktvor der zweiten ansteigenden Flanke des AUSWERTEN-Signals 127 beidem Geschwindigkeitsvergleichslogikmodul 15 an, was bewirkt,daß einSCHNELL-Ausgang-Logiksignal 129 aktiviertwird. Dieses Ergebnis ist falsch, da die Messung relativ zu demEIN-Puls 122 des vorherigen Vergleichs durchgeführt wurde.Das korrekte Ergebnis hättelauten sollen, daß dasLANGSAM-Ausgang-Logiksignal 128 erneutaktiviert wird.
    [0006] DieAufgabe der vorliegenden Erfindung besteht darin, eine Schaltung,Verfahren sowie ein System zu schaffen, die eine zuverlässige Auswertung derGeschwindigkeit einer Schaltung ermöglichen.
    [0007] DieseAufgabe wird durch eine Schaltung gemäß Anspruch 1, durch Verfahrengemäß Anspruch 6oder 15 sowie durch ein System gemäß Anspruch 11 gelöst.
    [0008] Gemäß einemhierin offenbarten Ausführungsbeispielwird eine Schaltung geliefert. Die Schaltung umfaßt eineerste Verzögerungsleitung, dieeinen ersten Eingangsanschluß,der wirksam ist, um ein erstes Eingangssignal zu empfangen, einen erstenRücksetzanschluß, der wirksamist, um ein erstes Rücksetzsignalzu empfangen, und einen ersten Ausgangsanschluß, der wirksam ist, um ansprechendauf das erste Eingangssignal ein erstes Ausgangssignal zu liefern,aufweist. Die Schaltung umfaßtferner eine zweite Verzögerungsleitung,die einen zweiten Eingangsanschluß, der wirksam ist, um einzweites Eingangssignal zu empfangen, einen zweiten Rücksetzanschluß, der wirksamist, um ein zweites Rücksetzsignalzu empfangen, und einen zweiten Ausgangsanschluß, der wirksam ist, um ansprechendauf das zweite Eingangssignal ein zweites Ausgangssignal zu liefern,aufweist. Die Schaltung umfaßtferner ein Geschwindigkeitsvergleichslogikmodul, das mit dem erstenAusgangsanschluß,mit dem zweiten Ausgangsanschluß undmit einem Auswertungsanschluß,der wirksam ist, um ein Auswertungssignal zu empfangen, verbundenist. Das Geschwindigkeitsvergleichslogikmodul weist zumindest einenLogikausgangsanschluß auf,der wirksam ist, um ansprechend auf einen Vergleich des Auswertungssignalsmit einem des ersten Ausgangssignals und des zweiten Ausgangssignalsein Logikausgangssignal zu aktivieren.
    [0009] Gemäß einemweiteren hierin offenbarten Ausführungsbeispielwird ein Verfahren zum Auswerten der Geschwindigkeit einer Schaltunggeliefert. Das Verfahren umfaßtein gleichzeitiges Einkoppeln eines ersten Eingangssignals in eineerste Verzögerungsleitungund ein Anlegen eines Rücksetzsignals aneine zweite Verzögerungsleitung,derart, daß alle Signale,die sich durch die zweite Verzögerungsleitungausbreiten, eliminiert werden. Das Verfahren umfaßt fernerein Einleiten eines Auswertungssignals, ein Empfangen eines erstenAusgangssignals von der ersten Verzögerungsleitung ansprechendauf das erste Eingangssignal, ein Empfangen des Auswertungssignals,ein Aktivieren eines Ausgangslogiksi gnals in Abhängigkeit von dem Zeitpunktdes Empfangens des ersten Ausgangssignals relativ zu dem Zeitpunktdes Empfangens des Auswertungssignals. Das Verfahren umfaßt fernerein Abwechseln der Phasen der ersten Verzögerungsleitung und der zweitenVerzögerungsleitung,ein gleichzeitiges Einkoppeln eines zweiten Eingangssignals in diezweite Verzögerungsleitungund ein Anlegen eines Rücksetzsignalsan die erste Verzögerungsleitung,derart, daß alleSignale, die sich durch die erste Verzögerungsleitung ausbreiten,eliminiert werden. Das Verfahren umfaßt ferner ein Einleiten einesAuswertungssignals, ein Empfangen eines zweiten Ausgangssignalsvon der zweiten Verzögerungsleitung ansprechendauf das zweite Eingangssignal, ein Empfangen des Auswertungssignalsund ein Aktivieren eines Ausgangslogiksignals in Abhängigkeitvon dem Zeitpunkt des Empfangens des zweiten Ausgangssignals relativzu dem Zeitpunkt des Empfangens des Auswertungssignals.
    [0010] Gemäß einemweiteren hierin offenbarten Ausführungsbeispielwird ein System zum Auswerten der Geschwindigkeit einer Schaltunggeschaffen. Das System umfaßteine Einrichtung zum gleichzeitigen Einkoppeln eines ersten Eingangssignalsin eine erste Verzögerungsleitungund eine Einrichtung zum Anlegen eines Rücksetzsignals an eine zweiteVerzögerungsleitung,derart, daß alleSignale, die sich durch die zweite Verzögerungsleitung ausbreiten,eliminiert werden. Das System umfaßt ferner eine Einrichtungzum Einleiten eines Auswertungssignals, eine Einrichtung zum Empfangeneines ersten Ausgangssignals von der ersten Verzögerungsleitung ansprechendauf das erste Eingangssignal, eine Einrichtung zum Empfangen desAuswertungssignals, eine Einrichtung zum Aktivieren eines Ausgangslogiksignalsin Abhängigkeitvon dem Zeitpunkt des Empfangens des ersten Ausgangssignals relativzu dem Zeitpunkt des Empfangens des Auswertungssignals und eineEinrichtung zum Abwechseln der Phasen der ersten Verzögerungsleitungund der zweiten Verzögerungsleitung,derart, daß dieFunktionen der ersten Verzögerungsleitungund der zweiten Verzögerungsleitungausgetauscht werden.
    [0011] Gemäß einemweiteren hierin offenbarten Ausführungsbeispielwird ein Verfahren zum Auswerten der Geschwindigkeit einer Schaltunggeschaffen. Das Verfahren umfaßtein Bestimmen, währendeiner ersten Betriebsphase eines ersten Betriebszyklus, der Ausbreitungsgeschwindigkeiteines ersten Signals in einem ersten Signalausbreitungspfad, undein gleichzeitiges Hindern aller Signale daran, sich in einem zweitenSignalausbreitungspfad, der zu dem ersten Signalausbreitungspfadim wesentlichen parallel ist, auszubreiten. Das Verfahren umfaßt ferner einBestimmen, währendeiner zweiten Betriebsphase, die sich mit der ersten Betriebsphaseabwechselt, der Ausbreitungsgeschwindigkeit eines zweiten Signalsin dem zweiten Signalausbreitungspfad, und ein gleichzeitiges Hindernaller Signale daran, sich in dem ersten Signalausbreitungspfad auszubreiten.
    [0012] BevorzugteAusführungsbeispieleder vorliegenden Erfindung werden nachfolgend Bezug nehmend aufdie beiliegenden Zeichnungen nähererläutert.Es zeigen:
    [0013] 1A ein System, das einetraditionelle einfache Verzögerungsleitungenthält,die eine Kette von Invertern umfaßt;
    [0014] 1B ein Zeitgebungsdiagramm,das Signale zeigt, die bei einem traditionellen Betrieb der in 1A gezeigten Verzögerungsleitungauftreten;
    [0015] 1C ein Zeitgebungsdiagramm,das Signale zeigt, die unter Aliasing-Bedingungen bei dem in 1A gezeigten System auftreten;
    [0016] 2A ein System, das zweisich abwechselnde Verzögerungsleitungenzum Durchführenvon Geschwindig keitsauswertungen gemäß Ausführungsbeispielen der Erfindungverwendet;
    [0017] 2B ein Zeitgebungsdiagramm,das Signale zeigt, die währenddes Betriebs des in 2A gezeigtenSystems auftreten;
    [0018] 3 ein Flußdiagramm,das den Betriebszyklus des in 2A gezeigtenSystems zeigt;
    [0019] 4A ein schematisches Diagrammeines spezialisierten Verzögerungsleitungsinvertersgemäß Ausführungsbeispielender Erfindung;
    [0020] 4B ein schematisches Diagramm,das zeigt, wie der Verzögerungsleitungsinverterder 4A bei einer Verzögerungsleitunggemäß Ausführungsbeispielender Erfindung verwendet wird;
    [0021] 5 ein Flußdiagramm,das ein Verfahren, gemäß einemAusführungsbeispiel,zum Auswerten der Geschwindigkeit einer Schaltung veranschaulicht;und
    [0022] 6 ein Flußdiagramm,das ein weiteres Verfahren, gemäß einemweiteren Ausführungsbeispiel,zum Auswerten der Geschwindigkeit einer Schaltung veranschaulicht.
    [0023] 2A zeigt ein System 20,das zwei sich abwechselnde Verzögerungsleitungen 24, 25 zum Durchführen vonGeschwindigkeitsauswertungen gemäß Ausführungsbeispielender Erfindung verwendet. Ein Testpulsgenerator 22 ist durcheine erste Signaleingangsleitung 206 und durch eine ersteRücksetzleitung 204 miteiner ersten Verzögerungsleitung 24 verbunden.Desgleichen ist der Pulsgenerator 22 durch eine zweiteSignaleingangsleitung 207 und durch eine zweite Rücksetzleitung 205 miteiner zweiten Verzögerungsleitung 25 verbunden. Üblicherweiseverwenden die Verzögerungslei tungen 24, 25 gemeinsameinen Versorgungsspannungsbus VDD 220, der ferner Spannungan andere Vorrichtungen liefert, die denselben Mikrochip wie dasSystem 20 verwenden. Eine erste Signalausgangsleitung 208 vonder ersten Verzögerungsleitung 24 undeine zweite Signalausgangsleitung 209 von der zweiten Verzögerungsleitung 25 sindmit Eingangsanschlüssendes Geschwindigkeitsvergleichslogikmoduls 21 verbunden.Eine Auswertungsleitung 210 ist mit einem dritten Eingangsanschluß des Geschwindigkeitsvergleichslogikmoduls 21 verbunden.Schneller- und Langsamer-Ausgang-Logikleitungen 211 bzw. 212 werdenvon dem Geschwindigkeitsvergleichslogikmodul 21 bereitgestellt.
    [0024] 2B ist ein Zeitgebungsdiagramm,das Signale zeigt, die währenddes Betriebs des Systems 20 auftreten. 3 ist ein Flußdiagramm, das einen Betriebszyklus 300 desSystems 20 zeigt. Unmittelbar nach einem Betriebszyklus-START 301 wirdein EIN-Signal 226 von dem Testpulsgenerator 22 inden Eingangsanschluß 206 derVerzögerungsleitung 24 (VerzögerungsleitungNr. 1) in eine Operation 302 eingekoppelt. Gleichzeitigwird ein RÜCKSETZEN-Signal 225 aneinen Rücksetzanschluß 205 der alternativenVerzögerungsleitung 25 (VerzögerungsleitungNr. 2) angelegt. Bei Operation 304 wird, wie durch dieZeitgebungsschaltungsanordnung des Systems 20 bestimmtwird, ein AUSWERTEN-Signal 230 in den Auswertungsanschluß 210 desGeschwindigkeitsvergleichslogikmoduls 21 initiiert. Während dieVerzögerungsleitung 24 auswertet(ein Signal breitet sich durch ihre Schaltungsanordnung aus), wirddie Verzögerungsleitung 25 zurückgesetzt. Während derbei Operation 305 gezeigten Rücksetzphase wird die Verzögerungsleitung 25 vollständig freigemacht,so daß jeglicheSignale von dem vorherigen Auswertungszyklus eliminiert werden.In der Zwischenzeit wird bei Operation 303 ein AUS-Signal 228 vonder Verzögerungsleitung 24 ansprechend aufdas EIN-Signal 226 durch die Signalausgangsleitung 208 andem Geschwindigkeitsvergleichslogikmodul 21 empfangen,und bei Operation 306 wird seine Ankunftszeit mit dem desAUSWERTEN-Signals 230 verglichen.
    [0025] BeiOperation 307 aktiviert dann das Geschwindigkeitsvergleichslogikmodul 21 das LANGSAMER-Ausgang-Logiksignal 232 oderdas SCHNELLER-Ausgang-Logiksignal 231, je nach der Ankunftszeitdes AUS-Signals 228 relativ zu der Ankunftszeit des AUSWERTEN-Signals 230.
    [0026] DasSystem wird gänzlichdurch eine Zeitgebungsschaltungsanordnung gesteuert. Somit wartet dieVerzögerungsleitung 24 nichtdarauf, daß dieVerzögerungsleitung 25 auswertet,bevor sie ihre Auswertung beginnt, und umgekehrt. Alle EIN-Pulse, AUSWERTEN-Pulseund RÜCKSETZEN-Pulsesind zeitgebungsbasiert, und bei den spezifischen Implementierungender 2A und 2B beruhen sie auf der Systemtaktfrequenz,um eine genaue Messung der Digitalsystemzeitgebungsfristen zu liefern.Die Verzögerungsleitung 24 trittin die Rücksetzphaseein, und gleichzeitig wird ein EIN2-Signal 227 durch die Verzögerungsleitung 25 eingekoppelt,wie bei Operation 312 gezeigt ist. Bei Operation 314 wirddas AUSWERTEN-Signal 230 in den Auswertungsanschluß 210 desGeschwindigkeitsvergleichslogikmoduls 21 eingekoppelt.Währenddie Verzögerungsleitung 25 auswertet,wird die Verzögerungsleitung 24 zurückgesetzt.Währendder bei Operation 315 gezeigten Rücksetzphase wird die Verzögerungsleitung 24 vollständig freigemacht,so daß jeglicheSignale von dem vorherigen Auswertungszyklus eliminiert werden.In der Zwischenzeit wird bei Operation 313 ein AUS2-Signal 229 vonder Verzögerungsleitung 25 ansprechendauf ein EIN2-Signa1 227 durch die Signalausgangsleitung 209 andem Geschwindigkeitsvergleichslogikmodul 21 empfangen,und bei Operation 316 wird seine Ankunftszeit mit der desAUSWERTEN-Signals 230 verglichen. Bei Operation 317 aktiviertdas Geschwindigkeitsvergleichslogikmodul 21 anschließend dasLANGSAMER-Ausgang-Logiksignal 232 oder das SCHNELLER-Ausgang-Logiksignal 231,je nach der Ankunftszeit des AUS-Signals 229 relativ zuder Ankunftszeit des AUSWERTEN-Signals 230.Das System 20 kehrt anschließend im Zyklus zu dem Betriebszyklus-START 301 zurück.
    [0027] Insbesonderein der letzten Phase der in 2B gezeigtenZeitgebungszyklen ist AUSWERTEN 230 hoch, ist RÜCKSETZEN2 225 niedrig,ist AUS1 228 niedrig, ist AUS2 229 hoch (vordereFlanke geht der vorderen Flanke von AUSWERTEN 230 voraus),ist LANGSAM 232 niedrig und ist SCHNELL 231 aktiviert.RÜCKSETZEN1 224 hatdie VerzögerungsleitungNr. 1 24 bereits vor der aktuellen Aktivierung von AUSWERTEN 230 freigegeben.Die Geschwindigkeitsvergleichslogik 21 wertet AUS2 229 vonder VerzögerungsleitungNr. 2 25 aus, solange AUSWERTEN 230 in dieser Phase hochbleibt. RÜCKSETZEN2 225 bleibtniedrig, währendAUSWERTEN 230 hoch bleibt, und wird nur zur selben Zeit,wie AUSWERTEN 230 niedrig geht, aktiviert (geht hoch),wie es durch eine Zeitgebungsschaltungsanordnung gesteuert wird.Diese Zeitgebungsbeziehung gewährleistet,daß dieGeschwindigkeitsvergleichslogik 21 das Auswerten von AUS2 229 für einenjeweiligen Betriebszyklus abgeschlossen hat, bevor die nächste Aktivierungvon RÜCKSETZEN2 AUS2 229 dazubringt, freizumachen. Bei der abwechselnden Phase des Betriebszyklusexistiert eine ähnlicheZeitgebungsbeziehung zwischen RÜCKSETZEN1 224 undAUSWERTEN 230.
    [0028] Durchein Abwechseln der Verzögerungsleitungen 24, 25 aufdie in 3 gezeigte Weisezwischen Rücksetz-und Auswertungsphasen wird dieselbe Häufigkeit von Vergleichen durchgeführt, wie sieunter Verwendung des in 1A gezeigtentraditionellen Systems 10 durchgeführt wurde, es wird jedoch einZyklus-zu-Zyklus-Aliasing verhindert. Bei dem in 2B gezeigten Aliasing-Szenario ist die Verzögerungsleitung 24 z.B. ausreichend langsam, so daß EIN-Pulse 226 mehrals zwei Zyklen des AUSWERTEN-Signals 230 benötigen, umals AUS-Pulse 228 an den Verzögerungsleitungsausgängen anzukommen.Der AUS-Puls 228 kommt dann nicht rechtzeitig für einenVergleich an, und das LANGSAMER-Ausgang-Logiksignal 232 wird korrekt aktiviert,da die Verzögerungsleitung 24 abwechselndzurückgesetztwird, indem zwischen Auswertungen das RÜCKSETZEN-Signal 224 angelegtwird. Obwohl der Ausgangspuls 229 von dem ersten EIN-Puls 227 derVerzögerungsleitung 25 relativzu dem AUSWERTEN-Signal 230 zuspät für einenVergleich ankommt, kommt im Gegensatz dazu der Ausgangspuls 229 vondem zweiten EIN-Puls 227 der Verzögerungsleitung 25 vordem vierten Zyklus des AUSWERTEN-Pulses 230 an und aktiviertdas SCHNELLER-Ausgang-Logiksignal 231 aufkorrekte Weise. Wäreder Ausgangspuls 229 ansprechend auf ein EIN-Signal 227 einesfrüherenZyklus erzeugt worden, wäreer vor einer Auswertung durch einen zweiten RÜCKSETZEN-Signal-Zyklus 225 freigemacht(gelöscht)worden.
    [0029] DieArt und Weise, wie ein Rücksetzeneiner Verzögerungsleitungdurchgeführtwird, hängtvon der spezifischen Implementierung der Verzögerungsleitung ab. Bei einerderartigen Implementierung wird ein Pull-Down-nFET, das sich während einerRücksetzungeinschaltet und diese Knoten zu Null zwingt, zu abwechselnden Stufender Verzögerungsleitung hinzugefügt.
    [0030] 4A ist ein schematischesDiagramm eines spezialisierten Verzögerungsleitungsinverters 414-i.Er weist drei Eingängeauf: EIN 411, RÜCKSETZEN 412 undRÜCKSETZEN_STRICH 413.Er weist einen einzigen Ausgang, AUS 410, auf. Das SignalRÜCKSETZEN 412 wirdwährendder Verzögerungsleitungsrücksetzphaseaktiviert (binäre1), und der RÜCKSETZEN_STRICH 413 istimmer die logische Inverse von RÜCKSETZEN 412.Wenn der Verzögerungsleitungsinverter 414-i nichtzurückgesetzt wird(d. h. RÜCKSETZEN 412 isteine binäre0 und RÜCKSETZEN_STRICH 413 isteine binäre1), verhälter sich funktionell wie ein traditioneller Inverter, der durch traditionelleMOSFETs M1 401 und M4 404 gesteuert wird, insofern,als AUS 410 die Inverse von EIN 411 ist. Während derVerzögerungsleitungsauswertungsphasewerden MOSFETs M2 402 und M3 403 eingeschaltet,so daß einenormale Inverterauswertung stattfinden kann. Während der Rücksetzphase ist RÜCKSETZEN 412 einebinäre1 und RÜCKSETZEN_STRICH 413 einebinäre0. Dies schaltet MOSFETs M2 402 und M3 403 aus,derart, daß derInverter 414-i keinen Wert zu AUS 410 treibenkann. An diesem Punkt ist ein externer Transistor 415–417 (in 4B gezeigt) in der Lage,einen Wert ohne einen „Treiberkampf" zu AUS 410 zutreiben.
    [0031] 4B ist ein schematischesDiagramm, das zeigt, wie der Verzögerungsleitungsinverter 414-i inder Verzögerungsleitung 420 verwendetwird. Jeder der Inverter 414-1,..., 414-4 in 4B ist ein in 4A gezeigter spezialisierterInverter 414-i. Bei einer Verzögerungsleitungsauswertung wirdein positiver Testpuls (ein Signal einer binären 1) in den Eingang 421 derVerzögerungsleitung 420 getrieben. PerDefinition ist eine freigemachte Verzögerungsleitung eine, bei dereine binäre0 an dem Eingang 421 aktiviert ist und die binäre 0 folglichan dem Ausgang 430 auswertet. Im einzelnen weist eine vollständig zurückgesetzteVerzögerungsleitungdie folgenden binärenWerte an ihren Knoten auf: Verzögerungs Leitungein 421 = 0, Knoten 422 = 1, Knoten 423 =0, Knoten 424 = 1, Verzögerungs_Leitungaus 430 = 0. MOSFETs M5, M6 und M7 (415-417) zwingendie Knoten 422–424 inder Tat zu den richtigen binären Werten,so daß eineVerzögerungsleitungsrücksetzunglediglich eine Verzögerungeines Verzögerungsleitungselementserfordert. Dies ist eine schnelle Rücksetzung, die durch den spezialisiertenInverter 414-i und die Rücksetz-MOSFETs 415–417 inder Verzögerungsleitungsschaltung 420 ermöglicht wird. Dieseschnelle Rücksetzungist eine wichtige Eigenschaft der Implementierung der abwechselndenVerzögerungsleitungen.
    [0032] Einealternative Lösung,die verwendet werden könnte,um ein Aliasing aus Systemen, die Verzögerungsleitungen beinhalten,zu beseitigen, besteht darin, eine dynamische Logik in der Verzögerungsleitungzu verwenden, derart, daß dieVerzögerungsleitungallein aufgrund der Beschaffenheit der Verzögerungsleitungsimplementierungwährendder Vorladephase freigemacht wird. Das Dokument „Low-Power Digital FilteringUsing Multiple Voltage Distribution and Adaptive Voltage Scaling" von S. Dhar u. a.,das dem International Symposium on Low Power Electronic Design,2000, vorgelegt wurde und durch Bezugnahme in das vorliegende Dokument aufgenommenist, beschreibt die Verwendung von Dynamische-Schaltung-Verzögerungsleitungen. Allein aufgrundihrer Beschaffenheit weist eine dynamische Logik aufgrund ihrerinhärentenVorladephase einen Anti-Aliasing-Effekt auf. Mit einer dynamischen Logikkann jedoch keine Auswertung eines vollständigen Zyklus erreicht werden,da die Vorladephase das Zeitgebungsbudget über Gebühr beansprucht. Die hierinoffenbarten Ausführungsbeispieleermöglichenes JEGLICHER Art von Logik, die Verzögerung gegenüber einerVDD-Antwort zu erreichen, die benötigt wird, um chipkritischePfade in Übereinstimmungzu bringen. Sie ermöglichenferner eine Verzögerungsleitungsauswertungsperiodeeiner beliebigen Dauer bis hin zu einem vollständigen Taktzyklus. Ein Problembei dem von Dhar u. a. dokumentierten Schema besteht darin, daß die Vorladezeiteinen Teil der Systemtaktperiode über Gebühr beansprucht. Somit ist esunmöglich,eine Verzögerungsleitungzu erzeugen, die einen vollständigenZyklus des Systemtaktes vollständignachahmt, ohne zwei Verzögerungsleitungenzu verwenden, wie die vorliegenden Ausführungsbeispiele offenbaren.Ein weiteres Problem bei der Verwendung einer rein dynamischen Logikimplementierungder Verzögerungsleitungbesteht darin, daß siedie Geschwindigkeit der digitalen Systemschaltungen nicht genaumodelliert, wenn nicht das System selbst gänzlich aus einer dynamischen Logikbesteht. Statische und dynamische Logik sind Begriffe, die in derTechnik definiert sind. In dem Dokument „Design of High-PerformanceMicroprocessor Circuits",das von Anantha Chandrakasan u. a., IEEE Press 2001, herausgegebenist, ist eine statische Logik auf der Seite 120, Abschnitt 7.2.1definiert, und ist eine dynamische Logik auf der Seite 128, Abschnitt7.3.1 definiert, wobei diese Seiten durch Bezugnahme in das vorliegendeDokument aufgenommen sind. Es sei angemerkt, daß eine dynamische Logik austauschbarauch als „Dominologik" bezeichnet wird.Da eine dynamische und eine statische Logik unterschiedlich aufVeränderungen derVersorgungsspannung ansprechen, kann eine Verzögerungsleitung einer rein dynamischenLogik nicht genau auf diese Geschwindigkeitsveränderungen, die in einer statischenLogik stattfinden, ansprechen.
    [0033] Einezweite Lösung,die verwendet werden kann, um ein Aliasing aus einem verzögerungsleitungsbasiertenSystem zu beseitigen, besteht darin, die Auswertungsfrequenz zuverringern, derart, daß dieVerzögerungsleitunggarantiert bezüglichaller gewünschtenBetriebspunkte des digitalen Systems auswertet. In dem Dokument „VariableSupply-Voltage Scheme for Low-Power High Speed CMOS Digital Design", von T. Kuroda u.a., IEEE Journal of Solid-State Circuits, Bd. 33, S. 454–462, dasdurch Bezugnahme in das vorliegende Dokument aufgenommen ist, wirdein System beschrieben, das zwischen Verzögerungsleitungsauswertungenwartet, um ein Aliasing zu beseitigen. Ein großer Nachteil dieser Implementierungbesteht darin, daß dieAuswertungsfrequenz abnehmen muß,was wiederum das dynamische Gesamtansprechverhalten des Leistungsverwaltungsschemasverringert.
    [0034] Beieinem Leistungsverwaltungssystem, wie es zuvor beschrieben wurde,ist ein Mittel zum Messen der Geschwindigkeit der kritischen Pfadedes Chips erforderlich, um dem System mitzuteilen, wie der Systemtakteingestellt werden soll, so daß die Systemintegrität aufrechterhaltenwird. Das Ziel besteht darin, die Betriebsfrequenz gerade ausreichend zuverringern, so daß kritischePfade ihre Zeitgebungsfristen erfüllen, jedoch nicht mehr, daeine weitere Verringerung der Frequenz bewirkt, daß die Leistungsfähigkeitdes Systems abfällt.Eine Verzögerungsleitungkann bei einem derartigen Leistungsverwaltungssystem verwendet werden,um die Geschwindigkeit der kritischen Pfade des Chips abzuschätzen undder Takterzeugungsschaltungsanordnung des Systems mitzuteilen, wiedie Taktfrequenz eingestellt werden soll. Beispielsweise gibt inden 2A und 2B der SCHNELLE Ausgang derGeschwindigkeitsvergleichslogik an, daß die Verzögerungsleitungen und somitdie systemkritischen Pfade schnell sind. Dies impliziert, daß die Ver sorgungsspannunghoch genug ist, so daß dieTaktfrequenz erhöhtwerden kann, um eine zusätzlicheLeistungsfähigkeitzu erzielen. Wenn, analog dazu, der LANGSAME Ausgang aktiviert wird,bedeutet dies, daß die Verzögerungsleitungenund die entsprechenden systemkritischen Pfade zu langsam sind, möglicherweiseaufgrund dessen, daß dasLeistungsverwaltungssystem die VDD verringert, um innerhalb seinesLeistungsbudgets zu bleiben, oder aufgrund eines Leistungsverteilungsabfalls.Ansprechend darauf, daß LANGSAMaktiviert wird, verringert die Systemtakterzeugungsschaltungsanordnungdie Systemtaktfrequenz, so daß diechipkritischen Pfade ihre Zeitgebungsfristen erfüllen.
    [0035] EineHauptherausforderung, die mit dieser Art von Leistungsverwaltungssystemverbunden ist, besteht darin, eine Verzögerungsleitung zu entwerfen,die die Geschwindigkeit des bzw. der tatsächlichen systemkritischen Pfade) genau mißt.Da der tatsächlichechipkritische Pfad zum Entwurfszeitpunkt NICHT bekannt ist und sogarvon Chip zu Chip variieren könnte,müssendie Verzögerungsleitungen intatsächlichemSilizium abgestimmt werden, um mit dem, als was sich der kritischePfad jedes Chips herausstellt, übereinzustimmen.Eine vorteilhafte Art und Weise, dies zu tun, besteht darin, dieVerzögerungsleitungsschaltungso zu entwerfen, daß sieaus Schaltungen besteht, die auf ähnliche Weise wie die Schaltungenin dem digitalen System auf Versorgungsspannungsänderungen ansprechen, um eine Flexibilität bei diesemSiliziumabstimmen zu ermöglichen.Bei einem kundenspezifischen VLSI-Entwurf gibt es beispielsweiseeinige wenige Schaltungsfamilien, die üblicherweise verwendet werden.Diese sind vollständigekomplementäreCMOS- (oder Statiklogik-), Dynamiklogik- und RC-dominierte Pfade,die in Signalen üblichsind, die gepuffert und übereine großeStrecke auf dem Chip geroutet werden müssen. Somit ist es wichtig,eine Verzögerungsleitungzu entwerfen, die auf eine Art und Weise, die diesen Logikfamilien ähnlich ist,auf Versorgungsspannungsänderungenanspricht, um eine genaue Schätzungdessen zu erhalten, wie schnell das digitale System laufen kann.Ferner weist jeder dieser Schaltungstypen ein einzigartiges Verzögerungsansprechverhalten aufVersorgungsspannungsänderungenauf. Beispielsweise ist ein Entwerfen einer Verzögerungsleitung, die eine dynamischeLogik als Schätzungdessen verwendet, wie schnell ein Statiklogikpfad in dem digitalenSystem arbeitet, nicht sehr genau. Eine derartige Vorgehensweiseerfolgt auf Kosten der Systemleistungsfähigkeit.
    [0036] EinemöglicheFalle einer verzögerungsleitungsbasiertenGeschwindigkeitsschätzungsschaltungist ein Zyklus-zu-Zyklus-Aliasing.Da das Leistungsverwaltungssystem und Taktsystem Versorgungsspannungund Frequenz dynamisch einstellen, ist es möglich, daß die Versorgungsspannung niedrig genugeingestellt wird, daß sichdie Verzögerungsleitungenso stark verlangsamen, daß einTestpuls in der Verzögerungsleitung „steckenbleibt". Der „steckengebliebene" Puls erscheint erstbei der nächsten Aktivierungvon AUSWERTEN an dem Eingang zu der Geschwindigkeitsvergleichslogik.In dieser Situation ist es wahrscheinlich, daß die Geschwindigkeitsvergleichslogikdiesen spätenPuls als Hinweis darauf interpretiert, daß die Verzögerungsleitungen schnell laufen,und folglich SCHNELL aktiviert, wie in 1B gezeigt ist. Dies bewirkt wiederum,daß die Taktgeneratorendie Taktfrequenz erhöhen,und bewirkt, daß diekritischen Pfade des Chips ihre Fristen verfehlen. Aufgrund diesesFehlers kann sich das System nicht erholen und beginnt, fehlerhafteErgebnisse zu erzeugen. Ein Freimachen der abwechselnden Verzögerungsleitungen,bevor jede einzelne auswertet, wie gemäß den Ausführungsbeispielen in diesemDokument beschrieben wurde, beseitigt vollständig das Potential bezüglich einesAliasings in dem System.
    [0037] Dasvorliegende Dualverzögerungsleitungsschemaermöglichteine Verzögerungsleitung,die aus einer beliebigen Art oder Kombination von Schaltungsanordnungstypenbesteht. Beispielsweise kann die Verzögerungsleitung unter Verwendungvon entweder statischen oder dynamischen Logikstufen imple mentiertsein, vorausgesetzt, daß siederart implementiert ist, daß siewährendder Rücksetzphasefreigemacht werden kann. Dies ist sehr wünschenswert, da tatsächlichefür eindigitales System kritische Pfade üblicherweise aus einer gewissenKombination dieser Logiktypen aufgebaut sind und die Verzögerungsleitungentworfen werden kann, um tatsächlicheSystempfade auf realistischere Weise zu nachzubilden. Hierin offenbarteAusführungsbeispielebeseitigen ein Zyklus-zu-Zyklus-Aliasing bei verzögerungsleitungsbasiertenDigitalschaltungsgeschwindigkeitsmeßschaltungen, während siedieselbe Auswertungsfrequenz ermöglichen,die bei einem auf einer einzigen Verzögerungsleitung beruhenden Systemverwendet werden kann.
    [0038] 5 ist ein Flußdiagramm,das ein Verfahren 500 gemäß einem Ausführungsbeispielzum Auswerten der Geschwindigkeit einer Schaltung veranschaulicht.Wie bei Operation 502 gezeigt ist, umfaßt das Verfahren ein Einkoppelndes ersten Eingangssignals 226 in die erste Verzögerungsleitung 24 und eingleichzeitiges Anlegen des Rücksetzsignals 225 andie zweite Verzögerungsleitung 25,so daß alleSignale 227, 229, die sich durch die zweite Verzögerungsleitung 25 ausbreiten,eliminiert werden, wie bei Operation 503 näher gezeigtist. Das Verfahren umfaßtferner ein Einleiten eines Auswertungssignals 230, wiebei Operation 504 gezeigt ist; ein Empfangen eines erstenAusgangssignals 228 von der ersten Verzögerungsleitung 24 ansprechendauf das erste Eingangssignal 226, wie bei Operation 505 gezeigtist; und ein Empfangen des Auswertungssignals 230, wiebei Operation 506 gezeigt ist. Das Verfahren umfaßt fernerein Aktivieren eines Ausgangslogiksignals 231, 232 inAbhängigkeitvon dem Zeitpunkt des Empfangens 505 des ersten Ausgangssignals 228 relativzu dem Zeitpunkt des Empfangens 506 des Auswertungssignals 230,wie bei Operation 507 gezeigt ist. Das Verfahren umfaßt fernerein Abwechseln der Phase der ersten Verzögerungsleitung 24 undder zweiten Verzögerungsleitung 25,wie bei Operation 508 gezeigt ist, und ein gleichzeitigesEinkoppeln des zweiten Eingangssignals 227 in die zweiteVerzögerungsleitung 25 undein Anlegen des Rücksetzsignals 224 andie erste Verzögerungsleitung 24,wie bei Operation 509 gezeigt ist, so daß alle Signale 226, 228,die sich durch die erste Verzögerungsleitung 24 ausbreiten,eliminiert werden, wie bei Operation 510 gezeigt ist. DasVerfahren umfaßtferner ein Einleiten des Auswertungssignals 230, wie beiOperation 511 gezeigt ist; ein Empfangen des zweiten Ausgangssignals 229 vonder zweiten Verzögerungsleitung 25 ansprechendauf das zweite Eingangssignal 227, wie bei Operation 512 gezeigtist; und ein Empfangen des Auswertungssignals 230, wiebei Operation 513 gezeigt ist. Das Verfahren umfaßt fernerein Aktivieren des Ausgangslogiksignals 231, 232 inAbhängigkeitvon dem Zeitpunkt des Empfangs 512 des zweiten Ausgangssignals 229 relativzu dem Zeitpunkt des Empfangens 513 des Auswertungssignals 230,wie bei Operation 514 gezeigt ist.
    [0039] Abhängig vonZeitgebungssignalen umfaßt dasVerfahren ein weiteres Abwechseln von Phasen der ersten Verzögerungsleitung 24 undder zweiten Verzögerungsleitung 25,wie bei Operation 515 gezeigt ist, gefolgt von einem Zurückführen desBetriebsflusses bei Operation 516 zum Start bei der Operation 501.
    [0040] 6 ist ein Flußdiagramm,das ein Verfahren 600 gemäß einem weiteren Ausführungsbeispiel zumAuswerten der Geschwindigkeit einer Schaltung veranschaulicht. DasVerfahren umfaßtein Bestimmen, währendeiner ersten Betriebsphase 602 eines ersten Betriebszyklus 601,der Ausbreitungsgeschwindigkeit eines ersten Signals 226, 228 ineinem ersten Signalausbreitungspfad 24, und ein gleichzeitigesHindern 225 aller Signale 227, 229 daran,sich in dem zweiten Signalausbreitungspfad 25, der zu demersten Signalausbreitungspfad 24 im wesentlichen parallelist, auszubreiten, wie bei Operation 605 gezeigt ist. DasVerfahren umfaßtferner ein Bestimmen, währendder zweiten Betriebsphase 603, die sich mit der erstenBetriebsphase 602 abwechselt, der Ausbreitungsgeschwindigkeiteines zweiten Signals 227, 229 in einem zweitenSignalausbreitungspfad 25, und ein gleichzeitiges Hindern 224 allerSignale 226, 228 daran, sich in dem ersten Signalausbreitungspfad 24 auszubreiten,wie bei Operation 606 gezeigt ist.
    [0041] BeiOperation 604 kehrt der Betriebsfluß zu Operation 601 zurück, um einennächstenBetriebszyklus zu beginnen.
    权利要求:
    Claims (23)
    [1] Schaltung (20), die folgende Merkmaleaufweist: eine erste Verzögerungsleitung(24), die einen ersten Eingangsanschluß (206), der wirksamist, um ein erstes Eingangssignal (226) zu empfangen, einenersten Rücksetzanschluß (204),der wirksam ist, um ein erstes Rücksetzsignal(224) zu empfangen, und einen ersten Ausgangsanschluß (208),der wirksam ist, um ansprechend auf das erste Eingangssignal (226) einerstes Ausgangssignal (228) zu liefern, aufweist; einezweite Verzögerungsleitung(25), die einen zweiten Eingangsanschluß (207), der wirksamist, um ein zweites Eingangssignal (227) zu empfangen, einenzweiten Rücksetzanschluß (205),der wirksam ist, um ein zweites Rücksetzsignal (225)zu empfangen, und einen zweiten Ausgangsanschluß (209), der wirksamist, um ansprechend auf das zweite Eingangssignal (227)ein zweites Ausgangssignal (229) zu liefern, aufweist;und ein Geschwindigkeitsvergleichslogikmodul (21),das mit dem ersten Ausgangsanschluß (208), mit dem zweitenAusgangsanschluß (209)und mit einem Auswertungsanschluß (210), der wirksamist, um ein Auswertungssignal (230) zu empfangen, verbunden ist,wobei das Geschwindigkeitsvergleichslogikmodul (21) zumindesteinen Logikausgangsanschluß (211, 212)aufweist, der wirksam ist, um ansprechend auf einen Vergleich desAuswertungssignals (230) mit einem des ersten Ausgangssignals(228) und des zweiten Ausgangssignals (229) einLogikausgangssignal (231, 232) zu aktivieren.
    [2] Schaltung (20) gemäß Anspruch 1, die ferner einenSpannungsversorgungsbus (220) aufweist, der mit Spannungsversorgungsanschlüssen derersten Verzögerungs leitung(24) und der zweiten Verzögerungsleitung (25)verbunden ist.
    [3] Schaltung (20) gemäß Anspruch 1 oder 2, die fernereinen Testpulsgenerator (22) aufweist, der wirksam ist,um das erste Eingangssignal und das zweite Eingangssignal zu liefern,wobei der Testpulsgenerator mit dem ersten Eingangsanschluß und mit demzweiten Eingangsanschluß verbundenist.
    [4] Schaltung (20) gemäß Anspruch 3, bei der der Testpulsgenerator(22) mit dem ersten Rücksetzanschluß und mitdem zweiten Rücksetzanschluß verbundenist.
    [5] Schaltung (20) gemäß einem der Ansprüche 1 bis4, bei der die erste Verzögerungsleitungeine Kette von Invertern aufweist.
    [6] Verfahren zum Auswerten der Geschwindigkeit einerSchaltung, wobei das Verfahren folgende Schritte umfaßt: gleichzeitiges(502) Einkoppeln eines ersten Eingangssignals (226)in eine erste Verzögerungsleitung (24)und Anlegen eines Rücksetzsignals(225) an eine zweite Verzögerungsleitung (25),derart, daß alleSignale, die sich durch die zweite Verzögerungsleitung (25)ausbreiten, eliminiert (503) werden; Einleiten (504)eines Auswertungssignals (230); Empfangen (505)eines ersten Ausgangssignals (228) von der ersten Verzögerungsleitung(24) ansprechend auf das erste Eingangssignal (226); Empfangen(506) des Auswertungssignals (230); Aktivieren(507) eines Ausgangslogiksignals (231, 232)in Abhängigkeitvon dem Zeitpunkt des Empfangens (505) des ersten Ausgangssignals(228) relativ zu dem Zeitpunkt des Empfangens (506)des Auswertungssignals (230); Abwechseln (508)der Phasen der ersten Verzögerungsleitung(24) und der zweiten Verzögerungsleitung (25),gleichzeitiges (509) Einkoppeln eines zweiten Eingangssignals(227) in die zweite Verzögerungsleitung (25)und Anlegen eines Rücksetzsignals (224)an die erste Verzögerungsleitung(24), derart, daß alleSignale, die sich durch die erste Verzögerungsleitung (24)ausbreiten, eliminiert (510) werden; Einleiten (511)eines Auswertungssignals (230); Empfangen (512)eines zweiten Ausgangssignals (229) von der zweiten Verzögerungsleitung(25) ansprechend auf das zweite Eingangssignal (227); Empfangen(513) des Auswertungssignals (230); und Aktivieren(514) eines Ausgangslogiksignals (231, 232)in Abhängigkeitvon dem Zeitpunkt des Empfangens (512) des zweiten Ausgangssignals(229) relativ zu dem Zeitpunkt des Empfangens (513)des Auswertungssignals (230).
    [7] Verfahren gemäß Anspruch6, bei dem das Ausgangslogiksignal aus der Gruppe ausgewählt ist, dieaus hoch-langsam,niedrig-langsam, hoch-schnell und niedrig-schnell besteht.
    [8] Verfahren gemäß Anspruch6 oder 7, das ferner ein Herstellen der Schaltung, der ersten Verzögerungsleitungund der zweiten Verzögerungsleitung aufeinem gemeinsamen Halbleiterwafersubstrat umfaßt.
    [9] Verfahren gemäß einemder Ansprüche6 bis 8, bei dem das Rücksetzsignalangelegt wird, indem ein Pull-Down-nFET eingeschaltet wird, derart, daß ein Knotenentweder der ersten Verzögerungsleitung oderder zweiten Verzögerungsleitungauf Null gezwungen wird.
    [10] Verfahren gemäß einemder Ansprüche6 bis 9, bei dem das erste und das zweite Eingangssignal, das ersteund das zweite Rücksetzsignalund das Auswertungssignal allesamt durch eine Zeitgebungsschaltungsanordnungzeitlich gesteuert werden.
    [11] System zum Auswerten der Geschwindigkeit einer Schaltung,wobei das System folgende Merkmale aufweist: eine Einrichtungzum gleichzeitigen Einkoppeln eines ersten Eingangssignals (226)in eine erste Verzögerungsleitung(24) und eine Einrichtung zum Anlegen eines Rücksetzsignals(225) an eine zweite Verzögerungsleitung (25),derart, daß alleSignale, die sich durch die zweite Verzögerungsleitung (25)ausbreiten, eliminiert (503) werden; eine Einrichtungzum Einleiten eines Auswertungssignals (230); eineEinrichtung zum Empfangen eines Ausgangssignals (228) vonder ersten Verzögerungsleitung(24) ansprechend auf das Eingangssignal (226); eineEinrichtung zum Empfangen des Auswertungssignals (230); eineEinrichtung zum Aktivieren eines Ausgangslogiksignals (231, 232)in Abhängigkeitvon dem Zeitpunkt des Empfangens (505) des Ausgangssignals (228)relativ zu dem Zeitpunkt des Empfangens (506) des Auswertungssignals(230); eine Einrichtung zum Abwechseln der Phasender ersten Verzögerungsleitung(24) und der zweiten Verzögerungsleitung (25),derart, daß dieFunktionen der ersten Verzögerungsleitungund der zweiten Verzögerungsleitungausgetauscht werden.
    [12] System gemäß Anspruch11, bei dem das Ausgangslogiksignal aus der Gruppe ausgewählt ist, dieaus hoch-langsam,niedrig-langsam, hoch-schnell und niedrig-schnell besteht.
    [13] System gemäß Anspruch11 oder 12, das ferner eine Einrichtung zum Anlegen des Rücksetzsignalsdurch Einschalten eines Pull-Down-nFET, derart, daß ein Knotenentweder der ersten Verzögerungsleitungoder der zweiten Verzögerungsleitung aufNull gezwungen wird, aufweist.
    [14] System gemäß einemder Ansprüche11 bis 13, bei dem die Einrichtung zum Einkoppeln des Eingangssignals,die Einrichtung zum Anlegen des Rücksetzsignals und die Einrichtungzum Einleiten eines Auswertungssignals Zeitgebungssignale umfassen.
    [15] Verfahren zum Auswerten der Geschwindigkeit einerSchaltung, wobei das Verfahren folgende Schritte umfaßt: Bestimmen(605), währendeiner ersten Betriebsphase (602) eines ersten Betriebszyklus(601), der Ausbreitungsgeschwindigkeit eines ersten Signals(228) in einem ersten Signalausbreitungspfad (24),und gleichzeitiges Hindern (605) aller Signale daran, sich ineinem zweiten Signalausbreitungspfad (25), der zu dem ersten Signalausbreitungspfadim wesentlichen parallel ist, auszubreiten; und Bestimmen (606),währendeiner zweiten Betriebsphase (603), die sich mit der erstenBetriebsphase (602) abwechselt, der Ausbreitungsgeschwindigkeit eineszweiten Signals (229) in dem zweiten Signalausbreitungspfad(25), und gleichzeitiges Hindern (606) aller Signaledaran, sich in dem ersten Signalausbreitungspfad (24) auszubreiten.
    [16] Verfahren gemäß Anspruch15, bei dem die Ausbreitungsgeschwindigkeit bestimmt wird, indem dieAusbreitungszeit eines Auswertungssignals (230) relativzu der Ausbreitungszeit entweder des ersten Signals (228)oder des zweiten Signals (229) verglichen wird.
    [17] Verfahren gemäß Anspruch15 oder 16, das ferner ein Aktivieren (507, 514)eines Ausgangslogiksignals (231, 232) in Abhängigkeitvon der Ausbreitungszeit entweder des ersten Signals (228)oder des zweiten Signals (229) relativ zu der Ausbreitungszeit desAuswertungssignals (230) umfaßt.
    [18] Verfahren gemäß Anspruch17, bei dem das Ausgangslogiksignal aus der Gruppe ausgewählt ist, dieaus hoch-langsam,niedrig-langsam, hoch-schnell und niedrig-schnell besteht.
    [19] Verfahren gemäß einemder Ansprüche15 bis 18, bei dem das Hindern (503, 510) allerSignale daran, sich auszubreiten, ein Anlegen eines Rücksetzsignals(224, 225) umfaßt.
    [20] Verfahren gemäß Anspruch19, bei dem der erste Signalausbreitungspfad (24) und derzweite Signalausbreitungspfad (25) eine erste Verzögerungsleitung(24) be ziehungsweise eine zweite Verzögerungsleitung (25)umfassen.
    [21] Verfahren gemäß Anspruch20, bei dem das Rücksetzsignalunter Verwendung eines Pull-Down-nFET angelegt wird, derart, daß ein Knotenentweder der ersten Verzögerungsleitungoder der zweiten Verzögerungsleitungauf Null gezwungen wird.
    [22] Verfahren gemäß Anspruch20 oder 21, das ferner ein Herstellen der Schaltung (20),der ersten Verzögerungsleitung(24) und der zweiten Verzögerungsleitung (25)auf einem gemeinsamen Halbleiterwafersubstrat umfaßt.
    [23] Verfahren gemäß einemder Ansprüche16 bis 22, bei dem das erste und das zweite Eingangssignal (226, 227),das Hindern (224, 225) und das Auswertungssignal(230) allesamt durch eine Zeitgebungsschaltungsanordnung(414, 420) zeitlich gesteuert werden.
    类似技术:
    公开号 | 公开日 | 专利标题
    US7064989B2|2006-06-20|On-die termination control circuit and method of generating on-die termination control signal
    US5483188A|1996-01-09|Gil edge rate control circuit
    US5336939A|1994-08-09|Stable internal clock generation for an integrated circuit
    CA2366898C|2005-04-12|Elastic interface apparatus and method therefor
    US4134073A|1979-01-09|Clock system having adaptive synchronization feature
    US5592509A|1997-01-07|Transceiver circuit with transition detection
    JP2625633B2|1997-07-02|論理マクロの電力消費を減少する方法
    US6961278B2|2005-11-01|Synchronous self refresh exit control method and circuit in semiconductor memory device
    US6864733B2|2005-03-08|Data-enabled static flip-flop circuit with no extra forward-path delay penalty
    US6822478B2|2004-11-23|Data-driven clock gating for a sequential data-capture device
    US6128248A|2000-10-03|Semiconductor memory device including a clocking circuit for controlling the read circuit operation
    US4570219A|1986-02-11|CMOS Circuit with reduced power dissipation and a digital data processor using the same
    KR20130139348A|2013-12-20|데이터 블록에 명령을 제공하기 위한 명령 경로, 장치, 및 방법
    US6989695B2|2006-01-24|Apparatus and method for reducing power consumption by a data synchronizer
    US7889595B2|2011-02-15|Semiconductor memory device
    EP1332593B1|2008-04-09|Vorverzerrungsschema
    US7398442B2|2008-07-08|Electronic circuit with asynchronously operating components
    US7994823B2|2011-08-09|Flip-flop circuit having scan function
    US20100052730A1|2010-03-04|Method and apparatus for late timing transition detection
    TWI303830B|2008-12-01|Data input apparatus of ddr sdram and method thereof
    US7891868B2|2011-02-22|Temperature sensor and semiconductor memory device using the same
    JP4343073B2|2009-10-14|半導体装置
    US5892372A|1999-04-06|Creating inversions in ripple domino logic
    US20030151967A1|2003-08-14|Dram power-source controller
    TWI282990B|2007-06-21|Data output circuit of memory device
    同族专利:
    公开号 | 公开日
    US20050007154A1|2005-01-13|
    FR2861848A1|2005-05-06|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2005-02-03| OP8| Request for examination as to paragraph 44 patent law|
    2007-01-18| 8139| Disposal/non-payment of the annual fee|
    优先权:
    申请号 | 申请日 | 专利标题
    [返回顶部]